TY  - BOOK
AU  - Bellido,Manuel J.
AU  - Juan Chico,Jorge
AU  - Valencia,Manuel
TI  - Logic-timing simulation and the degradation delay model
SN  - 1860945899 (empastado, cubierta dura)
AV  - TK7868.T5 B45
U1  - 621.3 
PY  - 2006///
CY  - London
PB  - Imperial College Press
KW  - Circuitos temporizadores
KW  - Circuitos integrados en muy gran escala
KW  - Semiconductores complementarios de óxido metálico
ER  -