Imagen de Amazon.com
Logic-timing simulation and the degradation delay model / Manuel J. Bellido, Jorge Juan, Manuel Valencia
Tipo de material:
TextoEditor: London : Imperial College Press, c2006Descripción: xvii, 267 páginas : ilustracionesTipo de contenido: texto Tipo de medio: sin medio Tipo de portador: volumenISBN: 1860945899 (empastado, cubierta dura); 9781860945892 (empastado, cubierta dura)Tema(s): Circuitos temporizadores | Circuitos integrados en muy gran escala | Semiconductores complementarios de óxido metálicoClasificación CDD: 621.3 | 003.3 Clasificación LoC:TK7868.T5 | B45
| Tipo de ítem | Biblioteca actual | Colección | Clasificación | Copia número | Estado | Fecha de vencimiento | Código de barras | Reserva de ítems |
|---|---|---|---|---|---|---|---|---|
Libros
|
Libros Libros | General | TK7868.T5 B45 (Navegar estantería(Abre debajo)) | 1 | Disponible | 186470 | ||
|
Libros
|
Libros Libros | General | TK7868.T5 B45 (Navegar estantería(Abre debajo)) | 1 | Disponible | 186228 |
Total de reservas: 0
compra 2013/06/06 466.00
No hay comentarios en este titulo.