| 000 | 03344nam a2200829 a 4500 | ||
|---|---|---|---|
| 005 | 20220221132724.0 | ||
| 008 | 061103s2006 mx a sm 001 0 spa d | ||
| 035 | _aTES01000022700 | ||
| 084 | _a001-01170-S2-2006 | ||
| 100 | 1 | _aSaenz Garcia, Elba Karen | |
| 245 | 1 | 0 | _aDiseño e implementacion de un sistema regulador de trafico utilizando un procesador de red IXP |
| 260 |
_aMexico : _bEl autor, _c2006 |
||
| 300 |
_a85 p. : _bil. |
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| 502 | _aTesis Maestria (Maestria en Ingenieria Electrica)-UNAM, Facultad de Ingenieria | ||
| 505 | _aporque el uso de un Procesador de Red | ||
| 505 | _aEstructura de la Tesis | ||
| 505 | _aSistemas de red y Tecnologa de Procesadores de red | ||
| 505 | _aSistemas de red | ||
| 505 | _aRetos de los Sistemas de red | ||
| 505 | _aProcesamiento vs Velocidad de una red | ||
| 505 | _aVelocidades de una red y de un Sistema de red | ||
| 505 | _aFuncionalidades de un Sistema de red | ||
| 505 | _ahistoria de los Sistemas de red | ||
| 505 | _aProcesadores de red | ||
| 505 | _aArquitectura de los nps | ||
| 505 | _aJerarquia de Procesador | ||
| 505 | _aJerarquia de Memoria | ||
| 505 | _aMecanismos de Transferencia Internos | ||
| 505 | _aInterfaces Externas y Mecanismos de Comunicacion | ||
| 505 | _aHardware de Proposito Especial | ||
| 505 | _aMecanismos de Poleo y Notificacion | ||
| 505 | _aSoporte de Ejecucion Concurrente | ||
| 505 | _aParadigma y Modelo de Programacion | ||
| 505 | _aMecanismo de Despacho en Software y Hardware | ||
| 505 | _aParalelismo Implicito o Explicito | ||
| 505 | _aCategoria de las Arquitecturas | ||
| 505 | _aArquitectura de Software | ||
| 505 | _aComposicion General de un np | ||
| 505 | _aArquitecturas Comerciales | ||
| 505 | _aFunciones de los nps | ||
| 505 | _aFunciones de Capa Fisica | ||
| 505 | _aFunciones de Conmutacion | ||
| 505 | _aFunciones de Procesamiento de Paquetes | ||
| 505 | _aFunciones de Control del Sistema | ||
| 505 | _aProcesador de red Intel Ixp1200 | ||
| 505 | _aArquitectura de Hardware | ||
| 505 | _aProcesadores Programables | ||
| 505 | _aArquitectura de Software | ||
| 505 | _aDiseño del Sistema Regulador de Trafico (traffic Shaper) Para un Procesador de red | ||
| 505 | _aRegulador de Trafico (traffic Shaper ) | ||
| 505 | _aTraffic Shaping | ||
| 505 | _aBloques Funcionales | ||
| 505 | _aRecepcion de Paquetes o Entrada de Paquetes al np | ||
| 505 | _aClasificacion de Paquetes | ||
| 505 | _aEncolamiento y Desenconamiento | ||
| 505 | _aRegulacion (shaping) | ||
| 505 | _aAlgoritmo Token Bucket Modo Shaping | ||
| 505 | _aAlgoritmo Token Bucket Correlacionado | ||
| 505 | _aTransmision de Paquetes Fuera del np | ||
| 505 | _aAsignacion de Recursos de Hardware | ||
| 505 | _aEvaluacion y Analisis del Sistema de red | ||
| 505 | _aAmbiente de red Para el Analisis y Evaluacion | ||
| 505 | _aEvaluacion y Analisis de la Regulacion | ||
| 505 | _aTasa Promedio Maxima de Salida | ||
| 505 | _aPerdida de Paquetes | ||
| 505 | _aAnalisis General | ||
| 505 | _aPosibles Mejoras a Regulador de Trafico | ||
| 590 | _a1 | ||
| 700 | 1 | 2 |
_aGomez Castellanos, Javier, _easesor |
| 710 | 2 | 2 |
_aUniversidad Nacional Autonoma de Mexico. _bFacultad de Ingenieria |
| 856 | 4 |
_uhttp://132.248.9.9:8080/tesdig/Procesados_2006/0607842/Index.html _yTexto completo |
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| 999 |
_c50219 _d50219 |
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